La sécurité des systèmes embarqués est aujourd'hui un enjeu fondamental dans de nombreux domaines : IoT, Automobile, Aéronautique, entre autres. Les attaques physiques sont une menace spécifique supposant un accès physique à la cible. En particulier, les attaques par injection de fautes sur les circuits intégrés (CI) permettent de perturber le système afin de récupérer des donnés confidentielles ou de contourner un mécanisme vérifiant l'intégrité du code exécuté sur une machine. En raison de leurs fortes capacités à générer des vulnérabilités, les développeurs doivent protéger leur système contre de telles attaques pour être conformes aux normes de sécurité telles que Common Criteria et FIPS.

Dans le contexte de la constante réduction des technologies silicium, et avec la transition vers les technologies FD-SOI, le modèle de vulnérabilité d'un CI doit être drastiquement révisé, du niveau transistor jusqu'à celui des circuits numériques complexes. Dans cette thèse, nous proposons d'étudier la validation du modèle d'attaquant à ce dernier niveau. L'objectif est de contribuer à la définition d'un modèle de vulnérabilité après la synthèse d'une description RTL d'un circuit (par exemple un microcontrôleur) dans une technologie FD-SOI 22 nm. Ces modèles contribueront à définir le modèle d'attaquant injecté en entrée d'outils de vérification formelle. Le candidat devra définir une méthodologie pour caractériser par des expériences laser les modèles multicouches et hétérogènes afin de fournir une analyse quantitative de leur limite de validité. La méthodologie sera testée sur des ASIC réalisés par le CEA dans le cadre de projets de R&D permettant d'avoir une maîtrise et une connaissance complète de l'architecture, des paramètres de conception et de synthèse et des codes exécutés.