Lors du développement de nouvelles technologies (ex. FDSOI 10nm), les règles de dessin constituent le « code de la route » du designer (DRM). Elles sont définies afin de prendre en compte les contraintes électriques - physiques des circuits ainsi que celles issues des procédés de patterning et de lithographie en particulier. Le monde des designers et celui des lithographes étant relativement séparé, ces règles de dessin ne sont souvent pas optimales (sous-estimation des capabilités de lithographie, méconnaissance de l’impact des règles sur les performances des CMOS).
L’objectif de cette thèse est de montrer que l’utilisation d’un jumeau numérique de lithographie peut permettre d’améliorer les performances des CMOS par co-optimisation du design et de la lithographie (DTCO).

Sur la base d’un cas pratique des technologies CMOS avancées et à l’aide d’un jumeau numérique de lithographie, il s’agira de
- Développer de nouvelles méthodes de caractérisation du domaine de validité d’un procédé de lithographie (hotspot prédiction)
- Confronter la pertinence des règles de dessin vis-à-vis de ce domaine de validité
- Quantifier l’impact de la lithographie au travers des règles de dessin sur les performances électriques des dispositifs.
- Identifier les limitations process ou design les plus significatives afin de les challenger

La thèse se déroulera au CEA-Leti à Grenoble, acteur reconnu pour l’excellence de ses travaux de recherche dans le domaine de la microélectronique. Plus précisément, l’étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l’amélioration des procédés de lithographie et de gravure en s’appuyant sur des outils numériques les plus avancés. L’étudiant aura accès à ces outils ainsi qu’aux moyens de caractérisation et de fabrication 300mm de la salle blanche du CEA-Leti. L’étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.