La miniaturisation des composants électroniques impose le développement de nouveaux procédés, car la lithographie immersion 193nm seule ne permet plus d’atteindre les dimensions demandées pour les nœuds technologiques les plus avancés (sub-10nm). Depuis des années, des stratégies complémentaires à la lithographie se sont développées. Ici, nous étudierons la technique de « Self-Aligned Double Patterning » (SADP), qui divise par deux le pas du réseau des motifs lithographiés initialement. Cette technique repose sur un dépôt conforme de diélectrique (espaceur) de part et d’autre des motifs initiaux (mandrel). Ces espaceurs serviront ensuite de masque de gravure pour l'obtention des motifs finaux. Les faibles dimensions recherchées imposent un contrôle parfait des procédés de gravure. Or cette étape altère les matériaux déposés conduisant à une perte des dimensions. Un des grands enjeux sera de maîtriser la gravure et donc la modification des matériaux utilisés pour satisfaire les spécifications recherchées (largeur des motifs, profil de gravure, consommation des couches d’arrêt, uniformité, vitesse de gravure…). Un des objectifs sera aussi de proposer des approches SADP alternatives permettant de générer différents types de motifs sur la plaque pour réaliser des transistors planaires FDSOI, ce qui est peu répandu actuellement dans la littérature.

Les défis de cette thèse ?
Développer des procédés innovants de gravure
Explorer de nouveaux couples de matériaux (espaceur/mandrel) et proposer in-fine une solution d’intégration industrielle qui pourra être validée électriquement.
Identifier les possibles verrous technologiques et proposer des solutions pour les contourner
Mettre en place un protocole de caractérisation fiable détectant les modifications physico-chimiques des matériaux en présence et la dimension des motifs finaux